SOC-E SocTek 시리즈
1G MTSN – 다중 포트 TSN 스위치 IP 코어
귀하의 애플리케이션에 최적화된 TSN 브리지 또는 엔드포인트 장치 생성
SOC-E SocTek 시리즈 다중 포트 시간 다중 포트 시간 민감 네트워크(MTSN) 스위치 IP 코어는 언제든지 TSN 엔드포인트 또는 브리지 구현을 생성할 수 있는 유연한 HDL 코드입니다. 이 IP 코어는 최적의 기능과 리소스 균형을 얻을 수 있도록 풍부한 범용 파라미터 세트를 제공합니다. Vivado IPI용 GUI 인터페이스를 제공하므로 이러한 범용 항목을 VHDL 수준에서 또는 그래픽 방식으로 구성할 수 있습니다.
인터페이스
- 전이중 10/100/1000 Mbps 이더넷 인터페이스
- 최대 32개의 이더넷 포트 구성 가능
- MII/RMII/GMII/RGMII/SGMII/QSGMII PHY(물리 계층 장치) 인터페이스
- 각 포트마다 다른 데이터 속도 지원
스위칭
- 자동 MAC 주소 학습 및 노화 기능을 가진 동적 MAC 테이블(최대 4096 항목)
- 정적 MAC 테이블(최대 4096 항목)
- 점보 프레임 관리
- 브로드캐스트/멀티캐스트 폭주 보호
- 포트별 속도 제한(브로드캐스트, 멀티캐스트, 유니캐스트 트래픽)
- 포트 기반 VLAN 지원
저수준 구성
- MDIO, UART, AXI4-lite 또는 CoE 관리 인터페이스
- 이더넷 구성(CoE): CPU에 연결된 동일한 이더넷 링크를 통해 내부 레지스터 전체 접근
- IP 코어 구매 시 드라이버 제공
고급 구성
- 고속 네트워크 스위칭 및 PTP 타임스탬핑용 온보드 UltraScale™ FPGA
- 멀티코어 CPU 유닛 지원으로 자율 소프트웨어 애플리케이션 가능
시간 민감 네트워킹(TSN)
- 시간 동기화를 위한 IEEE 802.1AS(rev)
- 예약 트래픽을 위한 IEEE 802.1Qav신용 기반 셰이퍼: 각 트래픽 클래스에 대해 대역폭 예약 구성 가능
- 계획된 트래픽을 위한 IEEE 802.1Qbv
시간 감지 셰이퍼: 구성 가능한 타임 슬롯 수 - 네트워크 관리를 위한 IEEE 802.1Qcc
YANG 데이터를 관리하기 위한 NETCONF - 데이터 흐름 필터링 및 규제용 IEEE 802.1Qci
- LLDP(링크 계층 탐지 프로토콜)을 위한 IEEE 802.1AB
- 빠른 스패닝 트리 프로토콜을 위한 IEEE 802.1w
- 다중 스패닝 트리 프로토콜을 위한 IEEE 802.1s
- 프레임 복제 및 신뢰성 제거용 IEEE 802.1CB(*)
- 동기화된 스케줄 트래픽에 대한 직통 지원(*)
- 프레임 선점용 IEEE 802.1Qbu/802.3br(*)
*향후 버전 또는 상호 운용성 테스트는 미정
지원되는 Xilinx FPGA 평가 보드
SOC-E SocTek 시리즈 MTSN IP 코어는 다음 Xilinx 시리즈에서 배포할 수 있습니다. 다음 링크에서 다양한 Xilinx 제품 사양서와 선택 가이드를 찾을 수 있습니다:
- 7 시리즈(Zynq, Spartan, Artix, Kintex, Virtex)
- Ultrascale(Kintex, Virtex)
- Ultrascale(Zynq MPSoC, Kintex, Virtex)
- Versal ACAP
또한, 우리는 네트워크 모듈 상의 시스템 또는 네트워크 모듈도 개발했습니다.
이러한 경우에서 통합 솔루션을 사용하여 장치에 시간 민감형 네트워크(TSN)를 도입하려는 고객에게 MTSN 패키지 솔루션을 제공하고 있습니다. 이러한 경우에서 통합 솔루션을 사용하여 장치에 시간 민감형 네트워크(TSN)를 도입하려는 고객에게 MTSN 패키지 솔루션을 제공하고 있습니다.
